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fpga:xilinx_axi_interconnect

AXI interconnect

AXI互连

1. axi interconnect v2.1

可支持多slave, 多master

下图是一个整体框图,使用时必须在要IP Integrator模式(block design BD模式)才能使用,即需要事先设计模块打包成IP,然后在那界面再连接。

另外注意使用要使用address editor对connect的地址段进行分配。

里面的crossbar可以单独使用,有单独的axi crossbar IP,它的两边接口的时钟和协议以及各种宽度必须要一致。

所以完整的方案是需要MI和SI,来进行协议的转换,位宽转换等等,以及时钟隔离(自动行跨时钟域)

2. axi interconnect v1.7

这个是直接可生成RTL使用,但是只能有一个master,即支持多slave转一个master。其它都不支持。

fpga/xilinx_axi_interconnect.txt · 最后更改: 2023/03/17 10:12 由 127.0.0.1

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