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edastudy:dc:其它
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====== 标题 ====== ===== - dc report_timing ===== 为了把clock path都报全,不能把clock network当着是ideal。 set_propagated_clock $clk_obj ;# 让DC传播时钟延迟(关键!) 然后再报,就不是ideal clock了。
edastudy/dc/其它.txt
· 最后更改: 2026/03/17 18:59 由
user01
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