edastudy:verilog
差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录前一修订版后一修订版 | 前一修订版 | ||
| edastudy:verilog [2025/05/23 15:20] – [10. 加延时] user01 | edastudy:verilog [2025/06/03 16:27] (当前版本) – [9. generate] user01 | ||
|---|---|---|---|
| 行 134: | 行 134: | ||
| ===== - generate ===== | ===== - generate ===== | ||
| <code verilog> | <code verilog> | ||
| - | wire [4:0] en; | + | wire [7:0] d; |
| - | wire [4:0] clko; | + | wire [7:0] q; |
| - | genvar | + | wire [7:0] q2; |
| - | generate for (n=0;n<5;n=n+1) begin | + | |
| - | | + | a u_a[7:0] ( |
| - | .clk (clk), | + | .clk (clk), |
| - | .en (en[n]), | + | .rst_n |
| - | .clko(clko[n]) | + | .d (d[7:0]), |
| - | ); | + | .q (q[7:0]) |
| - | end endgenerate | + | ); |
| + | |||
| + | genvar | ||
| + | generate | ||
| + | for (i=0;i<8;8=i+1) begin: a2inst | ||
| + | a u_a2 ( | ||
| + | .clk | ||
| + | .rst_n (rst_n), | ||
| + | .d (d[i]), | ||
| + | .q | ||
| + | ); | ||
| + | end | ||
| + | endgenerate | ||
| + | |||
| </ | </ | ||
| 行 164: | 行 178: | ||
| </ | </ | ||
| + | |||
| + | ===== - 仿真force注意 ===== | ||
| + | |||
| + | force某一个net时，要意识到，其它这个force会前后传递的\\ | ||
| + | 不只是当前看到的PIN的值被force成期望值, | ||
| + | |||
| + | 如果不想影响更多的点，可能是要想办法把线给断开，只有期望点才会被force。 | ||
edastudy/verilog.1747984858.txt.gz · 最后更改: 2025/05/23 15:20 由 user01