edastudy:tessent:tessent_occ

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--- edastudy:tessent:tessent_occ [2025/04/15 15:50] – [3. Parent mode] user01
+++ edastudy:tessent:tessent_occ [2025/04/15 16:01] (当前版本) – [3. Parent mode] user01
@@ 行 83: / 行 83: @@
 Parent-mode, 父OCC只做时钟function clk 与shift clk之间进行切换，不做OCC的pluse gateing(这部分由child-OCC来实现)
+tile parent mode OCC + child OCC, 类似于OCC复制
 **非SSN场景**\\
-top parent mode OCC + n个tile内部child OCC,无需单独shift clock连线到tile\\
+top parent mode OCC + n个tile内部child OCC,无需单独shift clock连线到tile，tile内部也不用单独check shift timing \\
-对于相同时钟，且多个tile集成的系统可以用这种方式。\\
-一个parent OCC + 多个tile,减少在顶层单独收shift timing，同时tile内部也不用单独check shift timing。
+如果多个top parent mode OCC(频率不同) + tile child OCC, function模式下不同频率时钟为异步关系，切换到shift模式下，全为shift时钟，scan register单chain存在skew，需要插入latch

edastudy/tessent/tessent_occ.1744703451.txt.gz · 最后更改: 2025/04/15 15:50 由 user01