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edastudy:tessent:simulation

差别

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--- edastudy:tessent:simulation [2024/07/03 11:15] – user01
+++ edastudy:tessent:simulation [2024/07/04 08:36] (当前版本) – user01
@@ 行 18: / 行 18: @@
 <code bash>
 run_testbench_simulations \
-  -parallel_simulations \
+  -parallel_simulations 10 \
   -simulator vcs \
   -compilation_options {-kdb +define+debussy} \
   -simulator_options {-kdb -debug_access+all -debug_region=cell+lib -lca} \
-  -extra_verilog_files {../rtl/b.v ../rtl/c.v} \ # 可单独加入tessent 不能处理的文件用于仿真，比如一些加密文件
+  -extra_verilog_files {../rtl/b.v ../rtl/c.v} \
-  -extra_top_modules module_name_list  \ # 可用于设置一些额外共同task或force
+  -extra_top_modules module_name_list  \
-  [-use_design_view_per_simulation on | off ] #设置是否用全文件，不用v_interface之类的；开启后RTL会一些编译，各自TB单独编译
+  -use_design_view_per_simulation on
 </code>
@@ 行 30: / 行 30: @@
 另外需要说明的是如果是前仿真，因为没有sdf的缘故出现时序违例的问题导致仿真不通过，可以进入tessent自动生成的仿真目录修改vcs.simulation_scrip，在vcs命令添加nospecify，或no_notifier和notimgcheck。
-如果要dump fsdb波形，在生成的vcs.simulation_script文件中添加-debug_access， 修改TB文件，在initial块中添加$fsdbDumpvars(0,TB);
@@ 行 59: / 行 55: @@
 [-simulator_options option_list]
 [-extra_verilog_files list_of_files]  # 这可以单独加入tessent 不能处理的文件用于仿真，比如一些加密文件
-[-extra_top_modules module_name_list]
+[-extra_top_modules module_name_list] # 可用于设置一些额外共同task或force
 [-simulation_output_directory simulation_output_directory]
 [-simdut_output_directory simdut_output_directory]
 [-simdut_server] [-generate_simdut_files_only]
-[-use_design_view_per_simulation on | off ]
+[-use_design_view_per_simulation on | off ] #设置是否用全文件，不用v_interface之类的；开启后RTL会一些编译，各自TB单独编译
 [-no_wait]
 </code>

edastudy/tessent/simulation.1719976555.txt.gz · 最后更改: 2024/07/03 11:15 由 user01